02.05.2025; Івано-Франківськ, Україна: VI Міжнародна наукова конференція «Наукові відкриття та фундаментальні наукові дослідження: світовий досвід»
Роботи, що індексуються в Google Scholar

МЕТОДИ ЗНИЖЕННЯ ПАРАЗИТНИХ ОПОРІВ У СУЧАСНИХ КМОН-ТЕХНОЛОГІЯХ

  • Віталій Вінтоняк
DOI: https://doi.org/10.62731/mcnd-02.05.2025.002
PDF

Опубліковано 27.07.2025

Як цитувати

Вінтоняк , В. (2025). МЕТОДИ ЗНИЖЕННЯ ПАРАЗИТНИХ ОПОРІВ У СУЧАСНИХ КМОН-ТЕХНОЛОГІЯХ. Матеріали конференцій МЦНД, (02.05.2025; Івано-Франківськ, Україна), 220–224. https://doi.org/10.62731/mcnd-02.05.2025.002

Завантаження

Дані завантаження ще не доступні.

Авторське право (c) 2025 Віталій Вінтоняк

Creative Commons License

Ця робота ліцензується відповідно до Creative Commons Attribution-ShareAlike 4.0 International License.

Google Scholar

Анотація

Паразитні опори у МОН-транзисторах – це небажані резистивні складові, що виникають в елементах структури транзистора та з’єднаннях і не виконують корисної функції. До них належать, зокрема, послідовні опори джерела та стоку, опір контакту метал-напівпровідник, опір затворного матеріалу, а також опори локальних міжз’єднань. Ці паразитні елементи спричинюють падіння напруги і втрати енергії під час перемикання цифрових схем, знижуючи швидкодію та енергоефективність мікросхем. У міру масштабування технологічних норм вплив паразитних опорів зріс: зменшення розмірів транзисторів призвело до скорочення контактних областей, що підвищило їх опір [1].

PDF

Посилання

  1. 1. Chudzik M. New Innovations Needed to Continue Scaling Advanced Logic [Електронний ресурс] // Applied Materials Blog. – 10 червня 2021. – Режим доступу: https://www.appliedmaterials.com/en-us/blog/blog-posts/new-innovations-needed-to-continue-scaling-advanced-logic.html (дата звернення: 20.04.2025).
  2. 2. Yu H. Solving the Contact Resistance Challenge for 7 nm and Beyond CMOS [Електронний ресурс] // imec Magazine. – Квітень 2019. – Режим доступу: https://www.imec-int.com/en/imec-magazine/imec-magazine-april-2019/solving-the-contact-resistance-challenge-for-7nm-and-beyond-cmos (дата звернення: 20.04.2025).
  3. 3. Ma M., Li C., Ma J. та ін. Investigation of Source/Drain Height Variation and Its Impacts on FinFET and GAA Nanosheet FET // Electronics. – 2025. – Т. 14, № 6. – Art. 1091. – DOI: 10.3390/electronics14061091.
  4. 4. Karimi K., Fardoost A., Javanmard M. Comprehensive Review of FinFET Technology: History, Structure, Challenges, Innovations, and Emerging Sensing Applications // Micromachines. – 2024. – Т. 15, № 10. – Art. 1187. – DOI: 10.3390/mi15101187.
  5. 5. Wu H., Gluschenkov O., Tsutsui G. та ін. Parasitic Resistance Reduction Strategies for Advanced CMOS FinFETs Beyond 7 nm // Proceedings of IEEE International Electron Devices Meeting (IEDM). – San Francisco, 1–5 грудня 2018. – С. 35.4.1-35.4.4. – DOI: 10.1109/IEDM.2018.8614661.
  6. 6. Naik M. Keeping Up Power and Performance with Cobalt [Електронний ресурс] // Semiconductor Engineering. – 24 січня 2019. – Режим доступу: https://semiengineering.com/keeping-up-power-and-performance-with-cobalt/ (дата звернення: 20.04.2025).